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一个等时不等长的DDR

更新时间  2022-12-28 04:29 阅读
本文摘要:关于DDR的设计,经历过无数项目历练的守城狮们,认同是很得心应手的。对于信号质量方面的提高,坚信大家应当早已有自己的独门技巧了。 同组同层,容性阻抗补偿,再加纳电阻等等,总有一款合适你的DDR。但是对于时序方面的掌控,理论上只有一个办法——绕行等宽,速率越高的DDR,等宽掌控就越严苛,从±100mil,到±50mil,甚至±10mil。本来我们的layout工程师也是在这样一条路上稳步前进。

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关于DDR的设计,经历过无数项目历练的守城狮们,认同是很得心应手的。对于信号质量方面的提高,坚信大家应当早已有自己的独门技巧了。

同组同层,容性阻抗补偿,再加纳电阻等等,总有一款合适你的DDR。但是对于时序方面的掌控,理论上只有一个办法——绕行等宽,速率越高的DDR,等宽掌控就越严苛,从±100mil,到±50mil,甚至±10mil。本来我们的layout工程师也是在这样一条路上稳步前进。

但是最近有个DDR4的项目,绕好了二分,如下图右图,一切都决定的明明白白之后,给SI工程师建模,只等建模结果一出来就gerberout,显然不必猜测,信号质量认同妥妥的,没问题。


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